Sau khi Việt Nam công bố khởi công xây dựng nhà máy chế tạo và đóng gói kiểm chip bán dẫn, rất nhiều câu hỏi xuất hiện trong cộng đồng: Cần bỏ ra bao nhiêu chi phí để có máy quang khắc? Mỗi mẻ sản xuất tốn kém bao nhiêu? Giá thành sản xuất mỗi con chip? Bao nhiêu lần làm đi làm lại thì mới ra được con chip cuối cùng? Cuối cùng thì giá thành sản xuất một con chip là bao nhiêu?
Mỗi câu hỏi này rất quan trọng nhưng ngành bán dẫn không cho phép trả lời bằng một con số đơn giản. Để hiểu được chi phí và độ phức tạp, cần bóc từng lớp, từ ngoài vào trong.
Lớp 1: Chi phí máy quang khắc
Đây là câu hỏi phổ biến nhất, nhưng cũng là câu hỏi dễ gây hiểu lầm nhất. Một máy quang khắc (lithography tool) để "in" mạch điện siêu nhỏ lên bề mặt wafer (tấm silicon), giống như máy in nhưng ở cấp độ nanomet, thực chất không phải là "một cái máy", mà là trung tâm của cả dây chuyền chế tạo.
Với các node công nghệ cũ (node đã trưởng thành từ 28 nm trở lên), một máy quang khắc tia cực tím thông thường DUV (deep ultraviolet) thế hệ trước có thể có giá từ 5 đến 90 triệu USD, tùy cấu hình và đời máy.
Với các node tiên tiến, máy quang khắc siêu cực tím EUV (extreme ultraviolet) hiện nay có giá khoảng 200-300 triệu USD cho một máy, và với thế hệ máy quang khắc siêu cực tím thế hệ mới High-NA EUV (dùng cho các node dưới 3nm), con số này có thể lên tới 380-400 triệu USD. Giá này có thể tăng nhẹ năm 2026 do nhu cầu AI cao.
Mỗi máy EUV phát sinh 10-15 triệu USD chi phí vận hành mỗi năm, bao gồm bảo trì, linh kiện thay thế, hóa chất, và đội ngũ kỹ sư hãng hỗ trợ tại chỗ. Ảnh: ASML
ASML hiện là nhà sản xuất độc quyền máy EUV. Nhưng điều quan trọng hơn giá mua là mỗi máy EUV còn phát sinh 10-15 triệu USD chi phí vận hành mỗi năm, bao gồm bảo trì, linh kiện thay thế, hóa chất, và đội ngũ kỹ sư hãng hỗ trợ tại chỗ.
Bên cạnh đó, để máy chạy được còn cần một hệ sinh thái xung quanh, từ nguồn sáng, các lớp mặt nạ (mask, một con chip cần hàng chục, thậm chí đến cả trăm mask, có thể đắt đỏ lên tới cả triệu USD ở các node tiên tiến), hóa chất nhạy sáng phủ lên wafer (photoresist)...
Vì vậy, mua được máy không có nghĩa là làm được chip, và chi phí thật sự không chỉ nằm ở giá mua máy, mà nằm ở việc vận hành ổn định nó trong nhiều năm.
Một nhà máy chip (fab) trung bình cần sắm sửa bao nhiêu máy quang khắc? Một Fab có công suất trung bình là 30.000 wafer/tháng. Với chip tiên tiến, mỗi wafer có thể phải trải qua khoảng 80 lần phơi sáng quang khắc (tương ứng nhiều lớp mask khác nhau). Như vậy, tổng số lượt phơi sáng mỗi tháng sẽ vào khoảng: 30.000 x 80 = 2400000, với một máy DUV hoặc EUV hiện đại có thể xử lý khoảng 200 - 250 wafer/giờ. Nếu giả sử nhà máy vận hành khoảng 600 giờ hiệu dụng mỗi tháng cho mỗi máy, thì số máy sẽ cần là: 2400000/(250x600). Tức là khoảng 15 đến 20 máy.
Với các nhà máy nhỏ hơn, sản lượng ít hơn, làm chip ở các node trưởng thành thì chỉ cần máy DUV, không cần nhiều quá nhiều lớp mask nên sẽ cần số lượng máy ít hơn (node càng tiên tiến thì kỹ thuật phơi sáng lâu và cần nhiều layer - lớp của mặt nạ).
Mô hình đơn giản hóa để dễ hình dung: mỗi lớp trong hình tương ứng một mặt nạ quang khắc (photomask) riêng, được sử dụng tuần tự trong quá trình chế tạo chip. Một chip hiện đại cần hàng chục lớp mask khác nhau... mỗi lớp tương ứng một bước quang khắc, và chính số lượng này là một trong những yếu tố khiến chi phí phát triển tăng mạnh. Ví dụ, riêng mask cho lớp metal 1- lớp kết nối giữa transistor và hệ thống liên kết bên trong chip - đã có thể tốn khoảng vài trăm nghìn USD ở các node trưởng thành (từ 28 nm), khoảng 3 triệu USD ở 7 nm và lên tới 7–10 triệu USD ở 3 nm. Tác giả: Trần Quốc Huy
Lớp 2: Chi phí cho mỗi mẻ sản xuất wafer
Trong fab, người ta không sản xuất từng con chip, mà sản xuất theo tấm wafer. Mỗi wafer là một tấm silicon hình tròn, đường kính thường 300mm, trên đó chứa hàng trăm con chip.
Một wafer đi qua hàng trăm bước xử lý: lắng đọng, khắc, cấy ion, đánh bóng, đo kiểm... Mỗi bước đều tiêu tốn điện, nước siêu tinh khiết, hóa chất và thời gian máy. Chi phí cho một wafer không phải là con số cố định. Nó phụ thuộc vào node công nghệ, độ phức tạp của quy trình, tỷ lệ thành phẩm, và mức độ khấu hao thiết bị.
Ở các hãng đúc chip (foundry) lớn: Wafer ở node công nghệ 28-32nm thường có giá vài nghìn USD. Ở 3nm, chi phí wafer có thể lên tới 20.000-25.000 USD. Với node công nghệ tiên tiến 2nm, con số này có thể vượt 30.000 USD/wafer. Giá wafer có thể tăng 3-10% năm 2026 do nhu cầu AI và chi phí sản xuất cao hơn.
Với các fab mới, đặc biệt là fab lần đầu triển khai một node, chi phí wafer ban đầu luôn cao hơn thị trường, do tỷ lệ thành phẩm thấp và máy móc chưa được tối ưu. Với một dự án như fab của Viettel ở node 32nm, chi phí wafer ban đầu có thể nằm trong khoảng 2.000-4.000 USD, nhưng tổng chi phí thực tế sẽ cao hơn do tỷ lệ thành phẩm trong giai đoạn đầu còn thấp.
Wafer càng ít khách thì chi phí trên mỗi wafer càng cao. Fab không giống nhà máy thông thường - không có chuyện "chạy ít cho đỡ lỗ". Fab chạy càng ít thì càng lỗ.
Một kỹ sư của Intel Foundry đang kiểm tra tấm wafer silicon tại nhà máy sản xuất của Intel ở Chandler, Arizona. Ảnh: Intel Foundry
Lớp 3: Tỷ lệ thành phẩm
Đây là lúc nhiều người bất ngờ. Giá một con chip không được tính đơn giản bằng chi phí wafer chia cho số chip trên wafer. Trên một wafer có thể có hàng trăm đến hàng nghìn die (một con chip thô cắt ra từ wafer). Nhưng không phải chip nào cũng hoạt động.
Tỷ lệ thành phẩm quyết định bao nhiêu phần trăm die sống sót. Với các node mới, yield ban đầu 40-65% là chuyện rất bình thường. Ví dụ, theo một số nguồn tin trong ngành, yield ban đầu cho 2nm của Samsung khoảng 40%. Như vậy từ một wafer có khoảng 1.000 die, chỉ 400-650 die vượt qua được các bước đo kiểm ban đầu.
Mỗi phần trăm yield tăng thêm là kết quả của hàng tháng, thậm chí hàng năm tinh chỉnh quy trình. Sau khi cắt wafer, chip còn phải đóng gói, đo kiểm, burn-in (tra tấn chip, cho chạy ở điều kiện khắc nghiệt bên ngoài để loại bỏ chip lỗi), phân loại. Mỗi bước lại loại thêm chip lỗi. Cuối cùng, chỉ một phần trong số đó trở thành sản phẩm thương mại.
Vì vậy, giá một con chip không chỉ là chi phí vật liệu và sản xuất, mà tính kèm cả chi phí của tất cả những con chip hỏng đã bị loại bỏ trên đường đi.
Lớp 4: Bao nhiêu lần làm lại mới ra được con chip cuối cùng?
Không có con số cố định. Nhưng với chip mới, đặc biệt là chip phức tạp, chuyện làm đi làm lại là mặc định, không phải ngoại lệ.
Chi phí cho mỗi lần tape-out - lần hoàn tất thiết kế và gửi đi sản xuất thử chip lần đầu (giống như in bản in thử), tăng rất nhanh theo node. Với 28nm: khoảng 2 triệu USD; với 7nm: khoảng 15 triệu USD, với 5nm: khoảng 47 triệu USD và 3nm tiên tiến nhất hiện nay, có thể trên 100 triệu USD cho một lần tape-out.
Giá tape-out có thể tăng 3-5% cho node tiên tiến hơn 5nm từ 2026. Một chip phức tạp thường cần 4-6 vòng tape-out. Mỗi vòng mất từ 3 đến 12 tháng, tùy mức độ lỗi và độ phức tạp. Có công ty, từng cần tới 6 lần làm đi làm lại (spin) cho một số dòng chip lớn.
Điều này giải thích vì sao chip không thể "làm nhanh". Thời gian không chỉ dùng để sản xuất, mà để học - học từ chính những con chip lỗi.
Chi phí thiết kế chip cũng rất đắt đỏ và tăng nhanh theo các node thế hệ công nghệ.
Lớp 5: Có công thức tính trước chi phí không?
Có. Nhưng phép tính rất phức tạp và chỉ mang tính ước lượng. Các công ty bán dẫn dùng hàng loạt chỉ số: chi phí wafer, diện tích chip trên wafer (die size), tỷ lệ chip đạt chuẩn (yield curve), chi phí kiểm thử, đóng gói, NRE (chi phí thiết kế ban đầu, trả một lần, nhưng rất tốn kém), và chi phí cố định theo thời gian, theo sản lượng.
Điểm mấu chốt là chi phí chỉ trở nên "dễ chịu" khi sản lượng sản xuất đủ lớn. Khi sản lượng thấp, mỗi con chip phải gánh một phần rất lớn chi phí học hỏi, thử nghiệm và thất bại. Vì vậy, bán dẫn là ngành mà "làm ít thì chết, làm nhiều mới sống".
Một điểm rất dễ gây hiểu nhầm là "chi phí của một con chip". Thực tế, cần tách biệt hai loại chi phí hoàn toàn khác nhau: chi phí phát triển (R&D/NRE) và chi phí sản xuất trên mỗi đơn vị.
Chi phí phát triển, hay còn gọi là NRE (Non-Recurring Engineering), bao gồm toàn bộ quá trình từ thiết kế hệ thống, mua bản quyền IP, phí sử dụng công cụ EDA, cho đến các vòng chạy thử tape - out. Đây là khoản chi phí cố định, trả một lần trước khi sản xuất hàng loạt và tăng vọt theo node công nghệ do độ phức tạp thiết kế và số lượng lớp mặt nạ tăng lên.
Theo hãng tư vấn thị trường bán dẫn IBS, nếu chi phí thiết kế ở node 28nm chỉ khoảng 40–50 triệu USD, thì đến node 3nm, con số này có thể lên tới 580-600 triệu USD. Nếu cộng thêm chi phí nhân sự trình độ cao trong nhiều năm và hạ tầng kiểm thử, tổng kinh phí để đưa một con chip SoC phức tạp như dòng A-series của Apple ra thị trường có thể vượt ngưỡng 1 tỷ USD.
Ngược lại, chi phí sản xuất từng con chip (sau khi đã khấu hao NRE) lại phụ thuộc vào quy mô. Khi quy trình sản xuất đã đạt tỷ lệ thành phẩm (yield) ổn định, chi phí mỗi chip chủ yếu do giá wafer, diện tích die và chi phí đóng gói/kiểm thử quyết định. Với các chip smartphone 3nm có kích thước vừa phải, chi phí sản xuất thực tế chỉ ở mức vài chục đến dưới một trăm USD. Tuy nhiên, với các "quái vật" công nghệ như GPU AI của NVIDIA có kích thước die cực lớn, chi phí sản xuất có thể lên tới hàng nghìn USD cho mỗi sản phẩm hoàn chỉnh.
Vì vậy, chi phí của một con chip là một hàm số của sản lượng. Nếu sản lượng thấp, mỗi con chip phải gánh phần lớn chi phí tỷ đô đã đầu tư ban đầu. Nhưng khi sản lượng đạt hàng chục triệu đơn vị, chi phí phát triển được pha loãng, khiến giá thành trên mỗi đơn vị giảm mạnh.
Trong ngành bán dẫn, giá trị thực sự không nằm ở vật liệu cấu thành chip, mà nằm ở rủi ro đầu tư hàng tỷ USD từ trước khi con chip đầu tiên được xuất xưởng.
Vì sao không thể nóng vội với bán dẫn?
Bán dẫn là ngành của thời gian. Tiền có thể mua máy, nhưng không mua được kinh nghiệm. Quy trình có thể học, nhưng sản lượng chỉ tăng nhờ sản xuất lặp đi lặp lại hàng nghìn lần. Con người có thể tuyển, nhưng đội ngũ giỏi chỉ hình thành sau nhiều năm cùng làm, cùng sửa, cùng thất bại.
Đặt vào bối cảnh Việt Nam, dự án fab của Viettel (khởi công 2026, node khoảng 32nm, tổng mức đầu tư (ban đầu?!) ước tính ~500 triệu USD) là một bước đi mang tính chiến lược, đặc biệt với an ninh quốc gia. Tuy nhiên, thách thức là rất rõ ràng.
Về nhân lực, Việt Nam hiện có khoảng 7,000 kỹ sư thiết kế vi mạch và tổng khoảng 15,000 kỹ sư bán dẫn (không tính 10,000 kỹ thuật viên), trong khi để hình thành một hệ sinh thái đủ mạnh cần 50,000+ người đến 2030.
Về hạ tầng, fab đòi hỏi điện và nước siêu tinh khiết với độ ổn định cực cao. Chỉ một sự cố mất điện ngắn cũng có thể gây thiệt hại hàng triệu USD, về địa chính trị, việc tiếp cận thiết bị và công nghệ tiên tiến chịu nhiều ràng buộc, đặc biệt với các công nghệ như máy quang khắc EUV.
Ngoài ra, quan sát kinh nghiệm quốc tế cho thấy: nhà máy chỉ bền vững khi có cầu đủ lớn đi trước. Vì vậy, với các nước đang phát triển, con đường hợp lý thường là phát triển thiết kế (fabless) trước fab, xây dựng năng lực thiết kế, đóng gói, kiểm thử, đào tạo nhân lực dài hạn, tận dụng vị thế trung lập để thu hút FDI.
Việt Nam chúng ta đang có lợi thế nhất định khi tổng FDI vào bán dẫn đạt 11.6 tỷ USD với 170 dự án; các tập đoàn như Amkor (1.6 tỷ), Foxconn (383 triệu), Intel (lớn nhất, 4.1 tỷ), Samsung (20 tỷ tổng), Hana Micron (930 triệu) đã đầu tư mạnh. Mới đây có VSAP Lab (72 triệu) và FPT khởi công nhà máy đóng gói tiên tiến tại Bắc Ninh (giai đoạn 1: 2026-2027).
Để vượt thách thức, cần ưu tiên hợp tác quốc tế (Intel/Samsung đào tạo), xây dựng quỹ rủi ro cho sản lượng thấp ban đầu, và tận dụng vị thế trung lập để thu hút thêm FDI công nghệ cao (như 23.5 tỷ USD năm 2025). Nhưng để sản lượng ổn định và hệ sinh thái trưởng thành, cần kiên nhẫn ít nhất 5-10 năm.
Hiểu được từng lớp phức tạp của chuỗi sản xuất chip không phải để bi quan, mà để có cái nhìn thực tế hơn. Khi xã hội, nhà quản lý và người làm kỹ thuật cùng nhìn rõ bản chất của ngành, chúng ta mới có thể bàn tiếp những câu chuyện lớn hơn - nên làm gì trước, làm gì sau, và làm thế nào để không tự đốt mình trong một ngành vừa hấp dẫn, vừa khắc nghiệt như bán dẫn.