Trong bài viết trước về Trung tâm Quốc gia hỗ trợ sản xuất thử chip bán dẫn (viết tắt theo tên tiếng Anh là VNMPW/CC), tôi có nhắc đến khái niệm Multi-Project Wafer như một kiểu "đi xe chung" - vài nhóm góp tiền mua một con wafer, mỗi nhóm chiếm một góc để in chip của mình lên. Trung tâm sẽ chi trả toàn bộ chi phí trong năm đầu và một phần chi phí các năm sau.
Cách làm này tránh cho các nhóm nghiên cứu, startup phải một mình gánh nguyên chi phí chế tạo mặt nạ quang học (mask set) có thể lên tới vài triệu đô - khoản đắt đỏ nhất trong mỗi lần sản xuất thử (tape-out) để kiểm chứng thiết kế.
Nghe thì đơn giản, nhưng tìm hiểu sâu mới thấy thế giới đã làm mô hình Multi-Project Wafer 40 năm nay rồi và đã vấp váp đủ kiểu. Bài viết này thuật lại những cú vấp có giá trị bài học quan trọng nhất.
Nghiên cứu sinh thao tác trên hệ thống quang khắc trong Phòng sạch thuộc Trung tâm Nano và Năng lượng, Trường Đại học Khoa học Tự nhiên, Đại học Quốc gia Hà Nội. Ảnh: Giang Huy - Dương Tâm
MOSIS: Hết tiền, "bỏ rơi" sinh viên
Năm 1978, khi dạy một khóa về thiết kế các vi mạch tích hợp có mật độ transistor rất lớn trên một con chip (VLSI) tại MIT, kỹ sư vi mạch Lynn Conway nhận thấy sinh viên có nhiều ý tưởng triển vọng nhưng không có tiền để sản xuất thử nên bà đã tổ chức một lần chế tạo chung để các thiết kế này được sản xuất thật. Đó chính là khóa học tạo ra "chương trình thiết kế chip đa trường, đa dự án" đầu tiên trong lịch sử.
Ba năm sau, Cơ quan Các Dự án Nghiên cứu Tiên tiến về Quốc phòng của Mỹ (DARPA) lập ra MOSIS, chính thức triển khai mô hình này. Đến năm 2010, MOSIS đã âm thầm giúp sản xuất hàng chục nghìn thiết kế, một con số đáng nể cho một chương trình ít người ngoài ngành biết tới.
Nhưng đời không như mơ. Giờ MOSIS chủ yếu phục vụ khách thương mại, còn chương trình hỗ trợ trường đại học thì đã dừng. Khi tiền tài trợ công cạn dần, áp lực phải "tự nuôi mình" bằng khách hàng trả tiền tăng lên, thế là cái sứ mệnh ban đầu (giúp sinh viên nghèo có chip để học) bị gạt qua một bên. Chương trình công nếu không có cơ chế tài chính bền vững, rồi lại quay lưng với đúng đối tượng mà nó sinh ra để phục vụ.
Europractice: 30 năm không phải chỉ có cùng "chia sẻ wafer"
Tương tự MOSIS, Europractice của châu Âu ra đời năm 1995. Nhờ ngân sách được rót từ Liên minh châu Âu (EU), trung tâm mở rộng ra ngoài một nhóm trường top để nhiều trường bình thường có chỗ tham gia, vừa nghiên cứu vừa đào tạo lứa kỹ sư mới.
Europractice hiện phục vụ hơn 600 trường đại học và viện nghiên cứu mỗi năm, cung cấp đủ bộ từ công cụ thiết kế giá rẻ, công nghệ sản xuất, đào tạo, đến hỗ trợ kỹ thuật trọn gói. Cái khác của Europractice là họ không nghĩ MPW chỉ là cùng "chia sẻ wafer". Họ hiểu rằng cho các nhà nghiên cứu và sinh viên cơ hội được sản xuất thử, cầm con chip mình thiết kế trong tay phải cùng với công cụ thiết kế, dạy cách dùng, thì sinh viên mới thành nghề được.
Europractice sẽ tiếp tục được duy trì ít nhất đến năm 2028. Tháng 2/2026, một liên minh gồm năm đối tác do imec đứng đầu, đã vận động được khoản tài trợ từ Liên minh châu Âu (EU) để vận hành chương trình đến tháng 9/2028. Sau 30 năm vẫn phải đi "xin ngân sách", chứng tỏ rất khó có mô hình MPW tự nuôi sống mình bằng tiền túi mà luôn cần nhà nước đứng sau hỗ trợ dài hạn.
CIC Đài Loan: Làm giàu kinh nghiệm cho kỹ sư vi mạch
Nói đến ngành bán dẫn Đài Loan (Trung Quốc), ai cũng biết TSMC, nhưng ít ai biết CIC (Chip Implementation Center), trung tâm điều phối tape-out của họ, vai trò tương tự MOSIS hay Europractice.
Giai đoạn 1985-1988, số công ty thiết kế chip ở Đài Loan tăng vọt từ 8 lên 50. Đến 1999, 91% nhu cầu sản xuất của họ đã được đáp ứng bởi các doanh nghiệp nội địa chuyên chế tạo chip theo thiết kế của khách hàng. Có chỗ tape-out gần nhà, rẻ, dễ tiếp cận, số lượng "tay chơi" mới trong ngành thiết kế chip tăng nhanh là điều dễ hiểu.
Một chi tiết thú vị từ viện nghiên cứu Công nghệ công nghiệp ITRI, được xem là cái nôi của ngành bán dẫn Đài Loan, nơi ươm mầm cho sự ra đời của TSMC và CIC: họ chủ động để 15% nhân sự "chảy" ra ngoài mỗi năm, nghe tưởng dại, nhưng thực ra là cách để kiến thức kỹ thuật lan tỏa sang doanh nghiệp tư nhân. Vì kinh nghiệm làm chip thật ra nằm trong đầu người, không nằm trong tài liệu. Điều này rất đáng được nhấn mạnh, vì chia sẻ chi phí tape-out và kiểm thử thành công chưa phải là đích, mà là một giai đoạn chuyển tiếp, làm giàu kinh nghiệm cho kỹ sư, rồi để họ mang đi khắp ngành.
Ấn Độ: Báo cáo số liệu rõ ràng
Ấn Độ bắt đầu muộn (2021) nhưng có cái hay là họ công bố số liệu rất rõ ràng và đầy đủ: 24 startup được hỗ trợ, thu hút gần 4,30 tỷ rupee vốn đầu tư mạo hiểm, khoảng 67.000 sinh viên và hơn 1.000 kỹ sư từ các startup sử dụng các phần mềm thiết kế chip (EDA) do chính phủ mua bản quyền, 122 thiết kế học thuật được tape-out với 56 chip sản xuất thành công ở node 180nm, còn phía startup có 16 lần tape-out với 6 chip chạy được ở node tiên tiến tới 12nm.
Họ không nói chung chung "đã hỗ trợ rất nhiều" mà cho biết bao nhiêu cái chip thực sự chạy được nhờ trung tâm chia sẻ tape - out. VNMPW/CC rất nên tham khảo cách làm này khi báo cáo kết quả.
Ba trụ cột thôi chưa đủ
Trong viết bài trước, tôi có trình bày rằng mô hình MPW thành công cần ba trụ cột: Fab (sản xuất) + EDA (công cụ thiết kế) + Training (đào tạo). Điều này đúng, nhưng chưa đủ - còn thiếu trụ cột thứ tư là Testing & Packaging (đo kiểm và đóng gói).
Đây cũng là điểm tôi muốn nhấn mạnh lại vì với hoàn cảnh Việt Nam, nó cực kỳ quan trọng. Câu chuyện là như thế này. Tape-out xong, mang thành phẩm về, ta có vài chục die (ô mạch được tạo ra trên wafer sau khi chế tạo, còn gọi là bare die) trong tay nhưng die trần thì chưa làm được gì cả.
Phải đóng gói (packaging) thành con chip có chân cắm được vào board, rồi phải đo kiểm (testing) để biết nó có chạy đúng như thiết kế không, có lỗi timing (tín hiệu xử lý không kịp nhịp đồng hồ), lỗi leakage (dòng điện rò gây hao năng lượng và sinh nhiệt) hay lỗi gì không.
Học viên thực hiện công đoạn kiểm tra mẫu bằng kính hiển vi quang học sau khi chế tạo thành công trong Phòng sạch thuộc Trung tâm Nano và Năng lượng, Trường Đại học Khoa học Tự nhiên, Đại học Quốc gia Hà Nội. Ảnh: Giang Huy - Dương Tâm
Hai bước này, với số lượng ít - kiểu vài chục con chip cho một dự án nghiên cứu - lại là cái khó vô cùng ở Việt Nam. Vì sao? Vì các nhà cung cấp dịch vụ packaging và testing trên thế giới quen làm số lượng lớn, hàng nghìn hàng triệu con một lần. Một trường đại học Việt Nam cầm 20 con die đi hỏi đóng gói thì dễ bị từ chối luôn vì "số lượng quá nhỏ không bõ mở máy", hoặc giá trên từng con bị đội lên gấp chục lần so với đơn giá công nghiệp.
Còn thiết bị đo kiểm tần số cao (high-frequency test equipment) thì giá vài trăm nghìn đến vài triệu đô một bộ, trường đại học nào ở Việt Nam tự mua nổi để dùng cho vài chục con chip nghiên cứu mỗi năm?
Hệ quả là, như tôi đã đề cập ở bài viết trước: nhiều nhóm tape-out được, cầm con chip về tay, nhưng bao giờ mới biết nó có chạy đúng hay không, vì không đủ điều kiện đo kiểm chuẩn chỉnh.
Đây chính xác là chỗ Europractice làm tốt: không chỉ cung cấp dịch vụ sản xuất chip trên wafer, mà còn có dịch vụ packaging và "heterogeneous integration" (kỹ thuật kết hợp nhiều loại chip hoặc nhiều công nghệ khác nhau trong cùng một hệ thống đóng gói) đi kèm, tức là từ thiết kế đến tay người dùng dưới dạng chip đã đóng gói sẵn sàng cắm vào board test, trọn gói một cửa.
Xây "ngân hàng tri thức thất bại" cho cả ngành
Vậy nên VNMPW/CC cần làm gì với cái trụ thứ tư này?
Thứ nhất, có thể lập một "test house" dùng chung quy mô nhỏ. Không cần đầu tư máy đo ATE (Automated Test Equipment) khủng từ đầu. Có thể bắt đầu bằng một phòng đo kiểm trung tâm, đặt tại VNMPW/CC hoặc một trường đại học đầu ngành, với vài bộ thiết bị đo cơ bản (oscilloscope tần số cao, network analyzer, probe station) - đủ dùng chung cho nhiều nhóm, theo kiểu chia ca như cách chia sẻ wafer.
Thứ hai, đàm phán gói packaging số lượng nhỏ với chính các đối tác đã ký MOU. Trung tâm đã có Amkor trong danh sách 19 đối tác - đây chính là doanh nghiệp đóng gói hàng đầu thế giới đang có nhà máy ở Bắc Ninh. Thay vì để mỗi trường tự đi xin packaging lẻ tẻ, VNMPW/CC đứng ra làm đầu mối gộp đơn hàng packaging từ nhiều dự án MPW khác nhau, tức áp dụng logic của MPW áp dụng sang giai đoạn đóng gói thành "Multi-Project Packaging".
Thứ ba, không nên coi đo kiểm là việc phụ. Nếu chỉ hỗ trợ tape-out mà thiếu hỗ trợ đo kiểm sau đó, coi như tài trợ nửa đường. Nên thiết kế gói hỗ trợ trọn vòng đời: tape-out → packaging → testing → báo cáo kết quả, và chỉ coi một dự án là thành công khi đã đi hết bốn bước này.
Nên dùng dữ liệu đo kiểm để xây "ngân hàng tri thức thất bại" cho cả ngành. Lần đầu tape-out, kiểu gì cũng có lỗi. Mỗi lỗi đó sẽ là nguồn thông tin quý giá với chính nhóm nghiên cứu và các nhóm khác. Nếu VNMPW/CC giữ lại dữ liệu test (ẩn danh, không lộ IP) và chia sẻ chung dạng "những lỗi thường gặp ở node X", thế hệ kỹ sư sau sẽ học nhanh hơn rất nhiều - đỡ phải tự đập đầu vào tường giống người đi trước.
Tóm lại, mô hình bốn trụ cột nên là Fab + EDA + Training + Testing/Packaging. Thiếu cái cuối, ba cái đầu vẫn chạy được nhưng cái chip làm ra cũng chỉ để ngắm, khiến cho hiệu quả sử dụng ngân sách nhà nước chưa thật sự rốt ráo. Việt Nam đang ở giai đoạn rất sớm, chính là lúc dễ sửa nhất vì còn chưa có thói quen cũ để phải phá bỏ. Chúng ta có thể nhìn MOSIS, học cái dở để tránh; nhìn Europractice và CIC, học cái hay để áp dụng; còn cái mới toanh - bài toán testing/packaging số lượng nhỏ - thì chắc Việt Nam phải tự mò mẫm, vì thế giới chưa giải bài này hoàn hảo cho hoàn cảnh một nước đang phát triển như chúng ta.
---
Tài liệu tham khảo:
https://en.baochinhphu.vn/govt-targets-to-raise-turnover-of-semiconductor-industry-to-us100-billion-by-2050-111240923114027879.htm
https://www.semi.org/sea/blogs/September-2025
https://stlpartners.com/articles/data-centres/data-centres-2024/
https://www.structureresearch.net/product/singapore-dci-report-2024-data-centre-colocation-hyperscale-cloud-interconnection/
https://www.gminsights.com/blogs/data-center-outlook
https://www.gminsights.com/blogs/data-center-outlook
https://www.incorp.asia/blogs/singapore-semiconductor-industry-strategic-win-heres-why/
https://www.hlc.com/en/publications/vietnam-embraces-digital-infrastructure-green-data-centers-and-ai
https://thetechcapital.com/singapore-2024-data-centre-colocation-hyperscale-cloud-interconnection/
https://www.pib.gov.in/PressReleasePage.aspx?PRID=2224839